Другие схемы синхронизирующих устройств

Еще один способ построения более надежного синхронизирующего устройства: увеличение допустимого времени t_r в выражении для MTBF.

На рисунке изображена схема многотактного синхронизиру­ющего устройства.

Здесь частота системного тактового сигнала делится на n, полученное таким образом колебание играет роль тактового сигнала для синхронизирующего устройства и допустимое время метастабильности возрастает до Обычно зна­чения n = 2 или n = 3 обеспечивают подходящую надежность синхронизирующе­го устройства.

В этой схеме перепады в сигнале CLOCKN будут отставать от перепадов в сигнале CLOCK, поскольку CLOCKN является выход­ным сигналом счетчика, состоящего из триггеров, переключающихся по фронту сигнала CLOCK. Это означает, что сигнал SYNC1N, в свою очередь, будет задер­жан или затянут по отношению к другим сигналам в синхронной системе, кото­рые вырабатываются триггерами, переключающимися по фронту сигнала CLOCK непосредственно. Если сигнал SYNC IN проходит в синхронной системе через до­полнительную комбинационную логику, прежде чем достигает входов систем­ных триггеров, то требования, предъявляемые временем установления этих триг­геров, могут оказаться невыполненными.

Чем больше n в n-тактном синхронизирующем устройстве, тем дольше син­хронной системе не видно изменение асинхронного входного сигнала. Эта задер­жка является ценой, которую необходимо уплатить за надежную работу систе­мы. В типичной микропроцессорной системе большая часть асинхронных входных сигналов извещает систему о внешних событиях (прерывания, требования пря­мого доступа в память и т.д.), так что не требуется распознавать их очень быстро с точки зрения задержки в синхронизирующем устройстве. Когда обращение к памяти критично по времени, опытные разработчики заставляют подсистему па­мяти работать от тактового сигнала процессора, если только это возможно. При этом надобность в синхронизирующем устройстве пропадает и система функци­онирует с наибольшим возможным быстродействием.

На более высоких частотах возможность реализации многотактного синхро­низирующего устройства по схеме, приведенной на рис. 1, ограничена раз­бросом задержек тактового сигнала. По этой причине некоторые проектировщи­ки вместо деления частоты системного тактового сигнала на п применяют последовательно включенные синхронизирующие устройства. При таком подходе используется цепочка из п триггеров (регистр сдвига), в которой все триггеры переключаются быстрым системным тактовым сигналом. Соответствующая схема показана на рис. 2

Принцип действия многокаскадного синхронизирующего устройства основан на том, что с некоторой вероятностью выход из состояния метастабильности произойдет уже в первом триггере, а в случае неудачи - с равной вероятностью в каждом следующем из триггеров, включенных последовательно. Таким обра­зом, вероятность отказа синхронизирующего устройства в целом оказывается порядка п-й степени вероятности отказа на данной частоте системного тактово­го сигнала синхронизирующего устройства с одним триггером. И хотя это отчасти верно, все же величина MTBF для многокаскадного синхронизирующего ус­тройства меньше, чем для многотактного синхронизирующего устройства с тем же временем задержки (w_clk). В случае многокаскадного устройства время ус­тановления триггера t необходимо вычесть п раз из времени t, тогда как в случае многотактного устройства значение t_s вычитается только один раз.

Для построения синхронизирующего устройства можно воспользоваться внут­ренними триггерами ПЛУ. Однако, значение MTBF для синхронизирующего устройства, обра­зованного внутри ПЛУ, хуже, чем при использовании отдельных ИС, созданных по той же или подобной технологии. Это происходит потому, что на D-входе каж­дого триггера в ПЛУ имеется комбинационная логическая матрица, увеличиваю­щая его время установления и тем самым уменьшающая время / в течение ко­торого должен произойти выход из состояния метастабильности.

Не нашли, что искали? Воспользуйтесь поиском: