Главная

Популярная публикация

Научная публикация

Случайная публикация

Обратная связь

ТОР 5 статей:

Методические подходы к анализу финансового состояния предприятия

Проблема периодизации русской литературы ХХ века. Краткая характеристика второй половины ХХ века

Ценовые и неценовые факторы

Характеристика шлифовальных кругов и ее маркировка

Служебные части речи. Предлог. Союз. Частицы

КАТЕГОРИИ:






Анализ схемы и моделирование




 

В библиотеке компонентов сложной системы CAD имеются не только условные обозначения каждого компонента. Библиотека ИС может содержать модель ком­понента, описывающую логическое и электрическое функ­ционирование интегральной схемы. Языки описания схем типа VHDL и Verilog первоначально предназначались исключительно для моделирования компонен­тов и собранных из них систем. Такое моделирование позволяет находить логи­ческие и временные ошибки.

В модели ИС указывается, как минимум, является данный вывод входом или выходом. При наличии только этой информации программа проверки правиль­ности схемы может обнаружить некоторые из наиболее распространенных «глупых ошибок» в проекте типа замкнутых между собой вы­ходов и плавающих входов. Если модель содержит параметры, характеризую­щие нагружающее действие каждого входа и нагрузочную способность каждого выхода, то программа проверки может также определить, не превышен ли где-либо в схеме коэффициент разветвления по выходу.

Следующим шагом является проверка временных соотношений. Даже в отсутствие детальной модели поведения логической ИС, в библиотеке компонентов может быть указана величина задержки в наихудшем случае для каждого пути от входа до выхода, а также время установления и время удержания для синхронных устройств. Используя эту информацию, верифика­тор временных соотношений находит в схеме пути с наихуд­шими задержками, благодаря чему разработчик может определить, укладыва­ются ли задержки в заданные временные границы.

Наконец, библиотека может содержать детальную модель каждою логичес­кого компонента; в этом случае моделирование позволяет пред­сказать поведение схемы в целом при любой заданной последовательности входных сигналов. Разработчик задает входную последовательность, и моде­лирующая программа определяет, как схема будет реагировать на эту последовательность. Результат работы моделирующей программы обычно отображается графически в виде временных диаграмм, которые разработчик мог бы видеть на экране осциллографа или логического анализатора, если бы те же самые сигналы были поданы на входы реальной схемы. В таком режиме можно отладить всю схему без «макетирования», собрать ее на печатной пла­те, и она заработает с первой попытки.


 






Не нашли, что искали? Воспользуйтесь поиском:

vikidalka.ru - 2015-2024 год. Все права принадлежат их авторам! Нарушение авторских прав | Нарушение персональных данных