Универсальные регистры

Регистры сдвига выполняют обычно как универсальные последовательно-параллельные микросхемы. Это связано с необходимостью записи в регистр параллельного двоичного кода при преобразовании параллельного кода в последовательный.

Переключение регистра из параллельного режима работы в последовательный и наоборот осуществляется при помощи мультиплексора (коммутатора). Использование коммутатора позволяет входы D триггеров универсального регистра либо подключать к внешним выводам микросхемы, либо подключать к выходу предыдущего триггера.

Условно-графическое изображение универсального регистра приведено на рисунке 10.2. Вход последовательного ввода данных на этом рисунке обозначен как DI и отделён от других групп входов чертой. Точно так же выделены в отдельные группы и входы управления V и синхронизации C.

Рисунок 10.2. Обозначение универсального регистра на принципиальных схемах

6.3 Счётчики

Счётчики используются для построения таймеров или для выборки инструкций из ПЗУ в микропроцессорах. Они могут использоваться как делители частоты в управляемых генераторах частоты (синтезаторах). При использовании в цепи ФАП счётчики могут быть использованы для умножения частоты как в синтезаторах, так и в микропроцессорах.

6.3.1 Двоичные асинхронные счётчики

Простейший вид счётчика — двоичный может быть построен на основе T-триггера. T-триггер изменяет своё состояние на прямо противоположное при поступлении на его вход синхронизации импульсов. Для реализации T-триггера воспользуемся универсальным D-триггером с обратной связью, как это показано на рисунке 11.1.

Рисунок 11.1. Реализация счетного T-триггера на универсальном D-триггере

Так как эта схема, как мы уже рассматривали ранее, при поступлении на вход импульсов меняет свое состояние на противоположное, то её можно рассматривать как счётчик, считающий до двух. Временные диаграммы сигналов на входе и выходах T-триггера приведены на рисунке 11.2.

Рисунок 11.2 Временные диаграммы сигналов на входе и выходах T-триггера.

Обычно требуется посчитать большее количество импульсов. В этом случае можно использовать выходной сигнал первого счетного триггера как входной сигнал для следующего триггера, то есть соединить триггеры последовательно. Так можно построить любой счётчик, считающий до максимального числа, кратного степени два.

Схема счётчика, позволяющего посчитать любое количество импульсов, меньшее шестнадцати, приведена на рисунке 11.3. Количество поступивших на вход импульсов можно узнать, подключившись к выходам счётчикаQ0 … Q3. Это число будет представлено в двоичном коде.

Рисунок 11.3. Схема четырёхразрядного счётчика, построенного на универсальных D-триггерах

Для того чтобы разобраться, как работает схема двоичного счётчика, воспользуемся временными диаграммами сигналов на входе и выходах этой схемы, приведёнными на рисунке 11.4.

Рисунок 11.4 Временная диаграмма четырёхразрядного счётчика

Пусть первоначальное состояние всех триггеров счётчика будет нулевым. Это состояние мы видим на временных диаграммах. Запишем его в таблицу 11.1. После поступления на вход счётчика тактового импульса (который воспринимается по заднему фронту) первый триггер изменяет своё состояние на противоположное, то есть единицу.

Запишем новое состояние выходов счётчика в ту же самую таблицу. Так как по приходу первого импульса изменилось состояние первого триггера, то этот триггер содержит младший разряд двоичного числа (единицы). В таблице поместим его значение на самом правом месте, как это принято при записи любых многоразрядных чисел. Здесь мы впервые сталкиваемся с противоречием правил записи чисел и правил распространения сигналов на принципиальных схемах.

Подадим на вход счётчика ещё один тактовый импульс. Значение первого триггера снова изменится на прямо противоположное. На этот раз на выходе первого триггера, а значит и на входе второго триггера сформируется задний фронт. Это означает, что второй триггер тоже изменит своё состояние на противоположное. Это отчётливо видно на временных диаграммах, приведённых на рисунке 11.4. Запишем новое состояние выходов счётчика в таблицу 11.1. В этой строке таблицы образовалось двоичное число 11.2. Оно совпадает с номером входного импульса.

Продолжая анализировать временную диаграмму, можно определить, что на выходах приведённой схемы счётчика последовательно появляются цифры от 0 до 15. Эти цифры записаны в двоичном виде. При поступлении на счётный вход счётчика очередного импульса, содержимое его триггеров увеличивается на 1. Поэтому такие счётчики получили название суммирующих двоичных счётчиков.

Таблица 11.1. Изменение уровней на выходе суммирующего счётчика при поступлении на его вход импульсов.

Условно-графическое обозначение суммирующего двоичного счетчика на принципиальных схемах приведено на рисунке 11.5. В двоичных счётчиках обычно предусматривают вход обнуления микросхемы R, который позволяет записать во все триггеры счётчика нулевое значение. Это состояние иногда называют исходным состоянием счётчика.

Рисунок 11.5. Четырёхразрядный двоичный счётчик.

Существуют готовые микросхемы асинхронных двоичных счётчиков. Классическим примером такого счётчика является микросхема 555ИЕ5. Подобные схемы существуют и внутри САПР программируемых логических интегральных схем. Двоичные вычитающие асинхронные счетчики строятся аналогично.

6.3.2 Недвоичные счётчики с обратной связью

Если посмотреть на временную диаграмму сигналов на выходах двоичного счётчика, приведённую на рисунке 12.1, то можно увидеть, что частота сигналов на его выходах будет уменьшаться в два раза по отношению к предыдущему выходу. Это позволяет использовать счетчики в качестве делителей частоты входного сигнала. Эти делители частоты могут быть использованы в устройствах формирования высокостабильных генераторов частоты (синтезаторов частот).

Рисунок 12.1. Временная диаграмма четырёхразрядного счётчика.

Сформированные частоты могут быть использованы либо для синхронизации различных цифровых устройств (в том числе и микропроцессоров) либо в качестве высокостабильных генераторов опорных частот в радиоприёмных и радиопередающих устройствах.

При использовании цифровых счётчиков в качестве устройств формирования опорных частот часто требуется обеспечить коэффициент деления частоты, отличающийся от степени числа 2. В этом случае требуется счётчик с недвоичным коэффициентом счёта.

Ещё одна ситуация, когда необходимо применять недвоичные счётчики возникает при отображении информации, записанной в счётчике. Человек, который работает с электронной техникой, привык работать с десятичной системой счисления, поэтому возникает необходимость отображать хранящееся в счётчике число в непосредственно десятичном виде. Это намного проще сделать, если и счет вести сразу в двоично-десятичном коде. Иначе для индикации потребуется перекодировать информацию из двоичного кода в двоично-десятичный код.

Построить недвоичный счётчик можно из двоичного за счёт выбрасывания лишних комбинаций единиц и нулей. Это может быть осуществлено при помощи обратной связи. Для этого при помощи дешифратора определяется число, соответствующее коэффициенту счёта, и сигнал с выхода этого дешифратора обнуляет содержимое двоичного счётчика. В качестве примера на рисунке 12.2 приведена схема двоично-десятичного счётчика.

Рисунок 12.2 Схема десятичного счётчика, построенного на основе двоичного счётчика

В этой схеме дешифратор построен на двухвходовой схеме "2И", входящей в состав микросхемы двоичного счётчика. Дешифратор декодирует число 10 (1010 в двоичной системе счисления). В соответствии с принципами построения схем по произвольной таблице истинности для построения дешифратора требуется ещё два инвертора, подключённых к выходам 1 и 4. Однако после сброса счётчика числа, большие 10 никогда не смогут появиться на выходах микросхемы. Поэтому схема дешифратора упрощается и вместо четырёхвходовой схемы "4И" можно обойтись двухвходовой схемой. Инверторы тоже оказываются лишними.

При использовании счётчиков в качестве делителей частоты тоже можно воспользоваться обратной связью. Приведём в качестве примера схему делителя частоты на 1000. При разработке делителя прежде всего определим сколько потребуется микросхем двоичных счётчиков. Для этого определим степень числа 2, при которой число M=2ⁿ будет больше требуемого числа 1000. Это будет число 10. При возведении основания системы счисления 2 в 10 степень получится число 1024. То есть, при использовании для построения делителя частоты непосредственно триггеров, достаточно будет десяти триггеров. Однако обычно для построения делителей частоты используют готовые двоичные счётчики, поэтому определим необходимое количество микросхем двоичных счётчиков. При использовании четырёхразрядных двоичных счётчиков достаточно будет трёх микросхем, так как в трёх микросхемах будет 3*4=12 триггеров, что заведомо больше минимального числа триггеров.

Следующим этапом построения делителя частоты будет перевод коэффициента деления 1000 в двоичное представление. Десятичное число 1000 в двоичном виде будет выглядеть как 0011 1110 1000. В этом числе шесть единиц, поэтому для построения делителя будет достаточно шестивходовой схемы "И". Однако такие схемы не выпускаются, поэтому воспользуемся микросхемой "8И-НЕ". Неиспользуемые входы этой микросхемы подключим к питанию. Ненужную нам инверсию сигнала скомпенсируем дополнительным инвертором. Получившаяся принципиальная схема делителя на 1000 приведена на рисунке 12.3.

Рисунок 12.3 Принципиальная схема делителя на 1000, построенного на основе трёх двоичных счётчиков

При использовании счётчиков в составе синтезаторов частот может потребоваться формирование целого диапазона частот. В этом случае делитель, построенный на недвоичном счётчике, должен обладать возможностью изменения коэффициента деления.

Такие делители частоты получили название делителей с переменным коэффициентом деления (ДПКД). При использовании обратной связи для реализации ДПКД потребуется полный дешифратор и переключатели его выходов на вход сброса счётчика. Схема делителя частоты при этом получается сложной, а управление таким делителем неудобным.

Рисунок 12.4. Схема делителя с переменным коэффициентом деления с максимальным коэффициентом деления 100, построенного на основе двух десятичных счётчиков

Пример двухразрядного делителя с переменным коэффициентом деления (ДПКД), построенного на десятичных счётчиках приведён на рисунке 4. Обратите внимание, что для удобного управления таким синтезатором частоты использованы десятичные счётчики. Использование десятичных счетчиков позволяет выставлять необходимую частоту непосредственно в десятичном виде. Значение частоты можно нанести на корпусе прибора под клювиками переключателей или отображать набираемую частоту на десятичных индикаторах.

В качестве ещё одного недостатка такого делителя частоты можно отметить очень маленькую длительность выходных импульсов. Если требуется сформировать строго симметричное колебание, то на выходе такого делителя можно поставить одноразрядный двоичный делитель частоты на T‑триггере. На выходе двоичного делителя всегда формируется меандр с очень высокой точностью.

6.3.3 Недвоичные счётчики с предварительной записью

В счётчиках с обратной связью исключаются последние состояния двоичного счётчика. Можно поступить по-другому. Начать с последнего состояния счётчика и, воспользовавшись вычитающим счётчиком, определять нулевое состояние счётчика. Это состояние очень просто можно определить при помощи логического элемента "И". В данной схеме начинать счёт необходимо с числа, которое будет определять коэффициент деления делителя, построенного на таком счётчике.

При построении счётчика по таким принципам необходимо иметь возможность предварительной записи в счётчик. То есть счётчик при предварительной записи должен вести себя как параллельный регистр. Опять нам требуется, как и при построении универсального регистра, коммутатор логических сигналов.

Напомню, что в качестве коммутатора вполне успешно используется логический элемент “2И-2ИЛИ”. Главное обеспечить подачу на элементы “И” противофазных сигналов. Это условие нам обеспечит инвертор.

Одна из схем счётчика, с возможностью параллельной записи двоичных кодов во внутренние триггеры счётчика, приведена на рисунке 13.1. В этой схеме вход C предназначен для подачи тактовых импульсов. Его ещё называют "-1", так как при подаче на этот вход импульсов, содержимое счётчика уменьшается на единицу. Входы D0... D3 предназначены для записи произвольного двоичного числа в счётчик. Запись производится по сигналу, подаваемому на вход параллельной записи PE.

Рисунок 13.1. Схема счётчика с возможностью параллельной записи

На первый взгляд схема достаточно сложна. Однако если приглядеться, то она состоит из одинаковых узлов. Информационные входы D триггеров могут быть подключены либо к входу параллельной записи, либо к инверсному выходу триггера. Так как в схеме применено четыре триггера, то для коммутации входов требуется четыре мультиплексора.

Точно так же переключаются источники сигналов и на тактовых входах триггеров. Входы триггеров либо подключены к выходу предыдущего триггера, либо к цепи синхронизации. Условно-графическое обозначение двоичного счётчика с возможностью параллельной записи приведено на рисунке 13.2.

Рисунок 13.2. Условно-графическое обозначение счётчика с возможностью параллельной записи

Ну а теперь, точно так же как и в предыдущем примере, попробуем реализовать делитель с коэффициентом деления 1000. Вспомним, что при разработке делителя частоты сначала определяется количество микросхем двоичных счётчиков. Для этого определим степень числа 2, при которой число M=2ⁿ будет больше требуемого числа 1000.

Получаем число десять. При возведении основания системы счисления 2 в 10 степень получится число 1024. При использовании четырёхразрядных двоичных счётчиков достаточно будет трёх микросхем, так как в трёх микросхемах будет 3*4=12 триггеров, что заведомо больше минимального числа триггеров.

Следующим этапом построения делителя частоты будет перевод коэффициента деления 1000 в двоичное представление. Перевод чисел между системами счисления мы рассматривали в предыдущих главах. Десятичное число 1000₁₀ в двоичном виде будет выглядеть как 0011 1110 1000₂. Как мы уже говорили, с этого числа должен начинаться счёт вычитающего счётчика.

Схема делителя частоты на 1000 приведена на рисунке 3. В этой схеме первая микросхема является младшей, поэтому в неё загружается младшая тетрада числа предварительной записи 1000₁₀, равная 1000₂. В следующую микросхему загружается число 1110₂, а в последнюю микросхему — 0011₂.

Рисунок 13.3 Схема делителя на 1000, построенного на основе трёх двоичных счётчиков с предварительной записью

Для определения нулевого состояния триггеров счётчика служит выход <0. Для этого внутри микросхемы расположен логический элемент "4ИЛИ". Чтобы определить обнулились ли все три микросхемы, в схеме на рисунке 3 счётные входы микросхем –1 соединяются с входом переноса предыдущей микросхемы. Как только такое состояние обнаруживается, сигнал поступает на входы параллельной записи PE, и в счётчик снова записывается число 1000.В результате работы приведённой схемы на выходе делителя импульс возникает один раз после подачи на его вход тысячи импульсов.

Обратите внимание, что на этот раз коэффициент деления заключён не в принципиальной схеме делителя, а просто подаётся на вход параллельной записи счётчиков. В результате процесс изменения коэффициента деления значительно упростился. Для изменения частоты на выходе делителя достаточно просто подать нужное число. Схема делителя, в отличие от схемы недвоичного счётчика с обратной связью, при этом не меняется.

Для построения делителя с переменным коэффициентом деления мы использовали вычитающий счётчик. Можно ли такую же схему построит на суммирующем счётчике? Можно! Однако в этом случае придётся для записи коэффициента деления воспользоваться отрицательным числом в дополнительном коде. Для того, чтобы получить отрицательное число в этом коде необходимо положительное двоичное число проинвертировать и прибавить единицу. Например, для реализации коэффициента деления 1000 возьмём его двоичный эквивалент 0011 1110 1000₂. После инвертирования получим число 1100 0001 0111₂. Окончательный результат будет равен 1100 0001 1000₂.

Для десятиразрядного двоичного кода это будет равно десятичному эквиваленту 2410. Действительно, если в счётчике с коэффициентом 2¹⁰=1024 начать считать от числа 24, то ровно через 1000₁₀ импульсов счётчик переполнится и станет равным нулю.

6.3.5 Синхронные двоичные счётчики

Как мы уже упоминали ранее, основным недостатком делителей, построенных на кольцевых счётчиках, является малый коэффициент деления. Двоичные счётчики в этом смысле более эффективны. Попробуем разработать синхронный счётчик, работающий по двоичному закону. Для этого обратим внимание, что переключение следующего разряда счётчика происходит только тогда, когда состояние всех предыдущих его разрядов равно единицам. Это состояние может быть легко определено при помощи логического элемента "И".

Принципиальная схема одного из вариантов реализации четырёхразрядного синхронного двоичного счётчика приведена на рисунке 15.1.

Рисунок 15.1. Принципиальная схема четырёхразрядного синхронного двоичного счётчика

В этой схеме счётные триггеры реализованы на основе JK триггера. В ней все триггеры переключаются одновременно, так как входной тактовый сигнал счётчика подаётся на вход синхронизации сразу всех триггеров. Разрешение переключения счётного триггера формируется схемами "И", включёнными между триггерами.

При использовании нескольких микросхем для формирования переноса, предназначенного для последующих разрядов двоичного счётчика, в приведённой схеме синхронного счётчика формируется сигнал TC. В следующих микросхемах этот сигнал подаётся на входы CEP или CET. Переключение триггеров в схеме возможно только при подаче на оба этих входа логической единицы.

В качестве примера условно-графического обозначения синхронного двоичного счётчика приведём обозначение микросхемы К1533ИЕ10.

Рисунок 15.2. Условно-графическое обозначение синхронного счётчика с возможностью параллельной записи

Не нашли, что искали? Воспользуйтесь поиском: