ПЛИС с комбинированной архитектурой.

Структура микросхем семейства FLЕХ

Появились архитектуры сочетающие достоинства СPLD и FРGА (семейство FLЕХ (F1ехblе Lоgiс Е1еmеnt matrix) фирмы Аlterа). На рис. 22 приведена структура микросхем семейства FLЕХ.

Микросхемы семейства FLЕХ имеют функциональные блоки (LАВs, Logic Аггау Вlocks) с логическими элементами ЛЭ (LEs, Logiс Е1еments), содержащими функциональные преобразователи ФП табличного типа (LUTs). Функциональные блоки расположены в виде матрицы, между их строками и столбцами проходят горизонтальные и вертикальные трассировочные каналы, что характерно для FPGА. В то же время, трассы в каналах не сегментированы, а непрерывны, что типично для СРLD. Система коммутации имеет два уровня межсоединений — глобальный и локальный. Локальная программируемая матрица соединений (локальная ПМС или ЛПМС) обеспечивает межсоединения логических элементов ЛЭ, из которых составляются функциональные блоки LАВs. В состав LАВ входят 8 логических элементов. Соединения между блоками LАВ обеспечиваются глобальной программируемой матрицей соединений ГПМС, к концам строк и столбцов которой подключаются блоки ввода/вывода (IOBs, Input/Оutput Вlocks).

В составе многих микросхем ПЛИС есть встроенные блоки памяти ВБП (ЕАВs, Еmbedded Аггау В1оскs). Такой блок может конфигурироваться как ЗУ и использоваться не только для хранения данных, но и как табличный ФП для реализации сложных функций с числом аргументов 8—10.

Не нашли, что искали? Воспользуйтесь поиском: