Синтаксис объявления объекта на языке VHDL.

ОБЪЕКТ ПРОЕКТА (entity) представляет собой описание компоненты проекта, имеющей четко заданные входы и выходы и выполняющей четко определенную функцию. Объект проекта может представлять всю проектируемую систему, некоторую подсистему, устройство, узел, стойку, плату, кристалл, макро - ячейку, логический элемент и т. п. В описании объекта проекта можно использовать компоненты, которые, в свою очередь, могут быть описаны как самостоятельные объекты проекта более низкого уровня. Таким образом, каждый компонент объекта проекта может быть связан с объектом проекта более низкого уровня. В результате такой декомпозиции объекта проекта пользователь строит иерархию объектов проекта, представляющих весь проект в целом и состоящую из нескольких уровней абстракций. Такая совокупность объектов проекта называется ИЕРАРХИЕЙ ПРОЕКТА (design hierarchy).

Каждый объект проекта состоит, как минимум, из двух различных типов описаний: описания интерфейса и одного или более архитектурных тел. Интерфейс описывается в ОБЪЯВЛЕНИИ ОБЪЕКТА ПРОЕКТА (entity declaration) и определяет только входы и выходы объекта проекта.

entity имя объекта is

[port (имя сигнала в/в: вид сигнала тип сигнала [:= выражение];…);]

[декларация]

begin

на параллельные операторы

end имя объекта;

Вид сигнала: in – назначает, что сигнал на входе, out – на выходе. buffer – на выходе, т. к. что его значение можно читать внутри структуры данного объекта, inout – используется к выводам с тремя состояниями (1,0, высокоомное(откл)).

Не нашли, что искали? Воспользуйтесь поиском: