Циклы. Оператор Loop языка VHDL.

Loop – последовательный оператор для выполнения набора последовательных операторов. Операторы повторения loop позволяют сокращенно записывать совокупность однотипных действий.

Простейшая форма оператора loop имеет вид:

[метка:] loop

последовательные операторы

end loop [метка];

Циклы loop могут быть вложенными. Оператор loop сам по себе организует бесконечный цикл. Тело цикла будет выполняться неограниченное число раз, если выполнение цикла не будет прервано другими, специальными управляющими операторами.

Для того чтобы организовать цикл, который бы не был бесконечным, используют оператор exit. Он имеет следующий синтаксис:

Exit [ loop метка] [ when условие];

Если условие when не указано, то выполнение оператора однозначно приводит к завершению цикла; в противном случае цикл завершается только при выполнении условия, стоящего после when. Если не указана метка цикла, то оператор exit осуществляет выход из того цикла, в котором он непосредственно находится. Указание метки после ключевого слова exit позволяет использовать этот оператор для завершения сразу нескольких вложенных друг в друга циклов.

Пример:

L1: loop

L2: loop

exit L1 when condition_1; (выход из внутреннего и внешнего циклов)

exit when condition_2; (выход из внутреннего цикла)

end loop L2;

exit when condition_3; (выход из внешнего цикла)

end loop L1;

Для того чтобы на очередной итерации цикла не выполнять всю последовательность действий, включенных в тело цикла, может использоваться оператор next:

next [ loop метка] [ when условие];

Этот оператор отличается от оператора exit тем, что он прерывает не выполнение цикла, а только эту итерацию. После выполнения next прекращается выполнение текущей итерации и происходит переход на следующую итерацию цикла. Этот оператор также может быть снабжен условием выполнения, однако, в отличие от оператора exit (который прерывает выполнение, если условие истинно), next прерывает выполнение, если условие ложно.

Не нашли, что искали? Воспользуйтесь поиском: