Диаграмма работы SDRAM памяти

Основные сигналы интерфейса SDRAM схожи с сигналами интерфейса асинхронной памяти. Главные их отличия сводятся к появлению ряда новых сигналов:

1. У памяти SDRAM присутствует синхросигнал CLK, по переднему фронту которого производятся все переключения в микросхеме. Кроме этого сигнала имеется также сигнал CKE (Clock Enable), разрешающий работу микросхемы при высоком уровне, а при низком – переводящий ее в один из режимов энергосбережения.
2. В интерфейсе SDRAM имеются сигналы выбора банка BS 0 и BS 1 (Bank Select), позволяющие адресовать конкретные обращения в один из четырех имеющихся в микросхемах SDRAM банков (массивов элементов) памяти.
3. Присутствуют сигналы DQM маски линий данных, позволяющие блокировать запись данных в цикле записи или переключать шину данных в состояние высокого выходного сопротивления (z-состояние) при чтении.
4. Имеет место специфическое использование одной из адресных линий (A ₁₀) в момент подачи сигнала CAS #. Значение сигнала на этой линии задает способ подзаряда строки банка.

Кроме того, SDRAM память сразу ориентирована на выполнение пакетных передач данных, причем длина пакета задается при инициализации микросхем памяти.

tRCD – задержка между сигналами RAS# и CAS# (RAS to CAS Delay): минимально допустимое время (в тактах синхроимпульсов) между подачей сигналов RAS# и CAS#;

tCL – задержка данных по отношению к сигналу CAS# (CAS Latency): минимально время (в тактах синхроимпульсов) между подачей сигнала CAS# и появлением считанных данных на шине DQ;

tRCD – задержка между сигналами RAS# и CAS# (RAS to CAS Delay): минимально допустимое время (в тактах синхроимпульсов) между подачей сигналов RAS# и CAS#;

tCAC – время доступа (Clock Access): временной интервал (измеряется в наносекундах) от подачи сигнала синхронизации (того такта, в котором должны появиться данные чтения – второй или третий по отношению к сигналу CAS# в зависимости от значения CAS Latency) до появления данных на шине DQ;

Не нашли, что искали? Воспользуйтесь поиском: