Универсальные регистры.

Регистры сдвига выполняют обычно как универсальные последовательно-параллельные микросхемы. Это связано с необходимостью записи в регистр параллельного двоичного кода при преобразовании параллельного кода в последовательный.

Переключение регистра из параллельного режима работы в последовательный и наоборот осуществляется при помощи мультиплексора (коммутатора). Использование коммутатора позволяет подключать входы триггеров регистра либо к внешним выводам микросхемы, либо к выходу предыдущего триггера.

Напомним, что двухвходовый мультиплексор можно реализовать при помощи логических элементов "2И‑2ИЛИ". Элементы "И" при этом работают в качестве электронных ключей, а элементы "ИЛИ" объединяют их выходы.

Схема универсального последовательно-параллельного регистра с использованием коммутаторов на логических элементах "2И‑2ИЛИ" приведена на рисунке 8.33. В этой схеме для переключения регистра из последовательного режима работы в параллельный используется вход V. Подача на этот вход единичного потенциала превращает схему в параллельный регистр. При этом на входы ключей, подключенных к информационным входам D, подаётся единичный потенциал. Это приводит к тому, что сигналы с входов параллельной записи данных поступают на входы логических элементов "ИЛИ", а на входы ключей, подключенных к выходам предыдущих триггеров, подаются нулевые потенциалы. То есть на выходах этих ключей будут присутствовать нулевые потенциалы, и они не будут мешать работе.

Рисунок 8.33 – Принципиальная схема универсального последовательно-параллельного регистра

Подача на вход V нулевого потенциала приводит к отключению входов параллельных данных от входов триггеров. Сигналы же с выхода предыдущего триггера свободно проходит через верхние логические элементы "И" на вход последующего триггера, так как на его второй вход подаётся единичный потенциал.

Инверторы на входах V и C использованы для усиления входного сигнала по току. В результате применения такого решения входной ток микросхемы будет равен не суммарному току четырёх логических элементов" И", а входному току инвертора.

Условно-графическое изображение универсального регистра, принципиальная схема которого показана на рисунке 8,33, приведено на рисунке 8.34. Вход последовательного ввода данных на этом рисунке обозначен как DI и отделён от других групп входов чертой. Точно так же выделены в отдельные группы и входы управления V и синхронизации C.

Рисунок 8.34 – Условно-графическое обозначение универсального регистра на принципиальных схемах

8.3 Счётчики

Счётчики используются для построения таймеров или для выборки инструкций из ПЗУ в микропроцессорах. Они могут использоваться как делители частоты в управляемых генераторах частоты (синтезаторах). При использовании в цепи ФАП счётчики могут быть использованы для умножения частоты, как в синтезаторах опорных частот, так и в микропроцессорах. С их помощью можно формировать импульсы строго определенной длительности.

Двоичные асинхронные счётчики.

Простейший вид счётчика – двоичный может быть построен на основе T‑триггера. Для реализации T-триггера воспользуемся универсальным D‑триггером с обратной связью, как это показано на рисунке 8.35.

Рисунок 8.35 – Реализация счетного T-триггера на универсальном D-триггере

Так как эта схема, как мы уже рассматривали ранее, при поступлении на вход импульсов меняет свое состояние на противоположное, то её можно рассматривать как счётчик, считающий до двух.

Обычно требуется подсчитать большее количество импульсов. В этом случае можно использовать выходной сигнал первого счетного триггера как входной сигнал для следующего триггера, то есть соединить простейшие счетчики последовательно. Так можно построить любой счётчик, считающий до максимального числа, кратного степени два.

Схема счётчика, позволяющего посчитать любое количество импульсов, меньшее шестнадцати, приведена на рисунке 8.36. Количество поступивших на вход импульсов можно узнать, подключившись к выходам счётчика Q0 … Q3. Это число будет представлено в двоичном коде.

Рисунок 8.36 – Схема четырёхразрядного счётчика, построенного на универсальных D-триггерах

Для иллюстрации работы двоичного счётчика, воспользуемся временными диаграммами сигналов на входе и выходах этой схемы, приведёнными на рисунке 8.37.

Рисунок 8.37 – Временная диаграмма четырёхразрядного счётчика

Пусть первоначальное состояние всех триггеров счётчика будет нулевым. Это состояние видно в начальной области временных диаграмм. Запишем его в нулевую строку таблицу 8.8. После поступления на вход счётчика тактового импульса (который воспринимается по заднему фронту) первый триггер изменяет своё состояние на противоположное, то есть теперь в этом триггере записана единица.

Запишем новое состояние выходов счётчика во вторую строку той же самой таблицы. Так как по приходу первого импульса изменилось состояние первого триггера, то этот триггер содержит младший разряд двоичного числа (единицы). В таблице поставим его значение на самом правом месте, как это принято при записи любых многоразрядных чисел. Здесь мы впервые сталкиваемся с противоречием правил записи чисел и правил распространения сигналов на принципиальных схемах.

Подадим на вход счётчика ещё один тактовый импульс. Значение первого триггера снова изменится на прямо противоположное. На этот раз на выходе первого триггера, а значит и на входе второго триггера сформируется задний фронт. Это означает, что второй триггер тоже изменит своё состояние на противоположное. Это отчётливо видно на временных диаграммах, приведённых на рисунке 8.32. Запишем новое состояние выходов счётчика в третью строку таблицы 8.8. В этой строке таблицы образовалось двоичное число 2. Оно совпадает с номером входного импульса.

Продолжая анализировать временную диаграмму, можно определить, что на выходах приведённой схемы счётчика последовательно появляются цифры от 0 до 15. Эти цифры записаны в двоичном виде. При поступлении на счётный вход счётчика очередного импульса, содержимое его триггеров увеличивается на 1. Поэтому такие счётчики получили название суммирующих двоичных счётчиков.

Таблица 8.8 – Изменение уровней на выходе суммирующего двоичного счётчика при поступлении на его вход импульсов

Условно-графическое обозначение суммирующего двоичного счетчика на принципиальных схемах приведено на рисунке 8.38. В двоичных счётчиках для обнуления микросхемы обычно предусматривают вход R, который позволяет записать во все триггеры счётчика нулевое значение. Это состояние называют исходным состоянием счётчика.

Рисунок 8.38 – Четырёхразрядный двоичный счётчик

Промышленностью выпускаются микросхемы асинхронных двоичных счётчиков. Классическим примером такого счётчика является микросхема 555ИЕ5. Подобные схемы существуют и внутри САПР программируемых логических интегральных схем.

Двоичные вычитающие асинхронные счётчики.

Счётчики могут не только увеличивать своё значение на единицу при поступлении на счётный вход импульсов, но и уменьшать его. Такие счётчики получили название вычитающих счётчиков. Для реализации вычитающего счётчика достаточно чтобы T-триггер изменял своё состояние по переднему фронту входного сигнала.

Изменить рабочий фронт входного сигнала можно инвертированием этого сигнала. В схеме, приведенной на рисунке 8.39, для реализации вычитающего счётчика сигнал на входы последующих триггеров подаются с инверсных выходов предыдущих триггеров. Для инвертирования сигнала на входе всей схемы применен отдельный инвертор.

Рисунок 8.39 – Схема четырёхразрядного двоичного вычитающего счётчика

Временные диаграммы сигналов на входе и выходах вычитающего счётчика приведены на рисунке 8.40. Исходное состояние триггеров счетчика, как и в предыдущем случае, нулевое. По этим диаграммам видно, что при поступлении на вход счётчика первого же импульса на выходах появляется максимально возможное для четырёхразрядного счётчика число 15₁₀.

Рисунок 8.40 – Временные диаграммы четырёхразрядного вычитающего счётчика

Это вызвано тем, что при поступлении переднего фронта тактового импульса первый триггер переходит в единичное состояние. В результате на его выходе тоже формируется передний фронт. Он поступает на вход второго триггера, что приводит к записи единицы и в этот триггер. Точно такая же ситуация складывается со всеми триггерами счётчика, то есть все триггеры перейдут в единичное состояние. Для четырёхразрядного счётчика это и будет число 15₁₀. Запишем новое состояние вычитающего счётчика во вторую строку таблицы 8.9.

Следующий тактовый импульс приведёт к изменению состояния только первого триггера, так как при этом на его выходе сформируется задний фронт сигнала. Запишем это состояние в третью строку таблицы 8.9. Обратите внимание, что при поступлении каждого последующего импульса содержимое счётчика, построенного по анализируемой схеме, уменьшается на единицу. Этот процесс продолжается до тех пор, пока состояние счётчика не станет вновь равно 0. При поступлении новых тактовых импульсов процесс повторяется снова.

Все возможные состояния логических сигналов на выходах вычитающего счётчика, при поступлении на счётный вход схемы тактовых импульсов приведены в таблице 8.9. Таблица 8.9 фактически повторяет временные диаграммы, приведённые на рисунке 8.35, однако она более наглядно показывает физику работы счётчика, т.к. мы при работе с числами привыкли иметь дело с цифрами, а не с напряжениями, тем более в зависимости от времени.

Таблица 8.9 – Изменение уровней на выходе вычитающего счётчика

при поступлении на его вход импульсов.

Для тех, кто привык работать с реально выпускаемыми микросхемами, следует обратить внимание, что в примере были использованы D-триггеры, работающие по заднему фронту. Микросхемы, выпускаемые промышленностью, например, 1533ТМ2 (два D-триггера в одном корпусе) работают по переднему фронту, поэтому схемы суммирующего и вычитающего счётчика, реализованные на этих микросхемах, поменяются местами.

Недвоичные счётчики с обратной связью.

Если посмотреть на временные диаграммы сигналов на выходах двоичного счётчика, приведённые на рисунках 8.32 и 8.35, то можно увидеть, что частота сигналов на его выходах будет уменьшаться в два раза по отношению к предыдущему выходу. Это позволяет использовать счетчики в качестве цифровых делителей частоты входного сигнала. Цифровые делители частоты используются в устройствах формирования высокостабильных генераторов частоты (синтезаторов частот).

Сформированные частоты могут быть использованы либо для синхронизации различных цифровых устройств (в том числе и микропроцессоров) либо в качестве высокостабильных генераторов опорных частот в радиоприёмных и радиопередающих устройствах.

При использовании цифровых счётчиков в качестве устройств формирования опорных частот часто требуется обеспечить коэффициент деления частоты, отличающийся от степени числа 2. В этом случае требуется счётчик с недвоичным коэффициентом счёта.

Ещё одна ситуация, когда могут потребоваться недвоичные счётчики, возникает при отображении информации, записанной в счётчике. Человек, который работает с электронной техникой, привык работать с десятичной системой счисления, поэтому возникает необходимость отображать хранящееся в счётчике число в десятичном виде. Это сделать намного проще, если и счет входных импульсов вести сразу в десятичном или двоично-десятичном коде. Иначе для индикации потребуется перекодировать информацию из двоичного кода в двоично-десятичный.

Построить недвоичный счётчик можно из двоичного за счёт исключения лишних комбинаций единиц и нулей. Эта операция может быть осуществлена при помощи обратной связи. Для реализации недвоичного счётчика при помощи дешифратора определяется внутреннее состояние счётчика, соответствующее требуемому коэффициенту счёта. Сигнал с выхода дешифратора обнуляет содержимое двоичного счётчика.

Обратите внимание, что эти рассуждения справедливы для суммирующего двоичного счётчика. При использовании вычитающего счётчика необходимо декодировать число, равное отрицательному значению коэффициента счёта. Такой счётчик обычно используется в качестве делителя частоты. В качестве примера реализации описанной идеи реализации недвоичного счётчика, рассмотрим схему двоично-десятичного счётчика, приведенную на рисунке 8.41.

Рисунок 8.41 – Схема десятичного счётчика

В рассматриваемой схеме дешифратор построен на двухвходовом логическом элементе "2И", входящем в состав микросхемы двоичного счётчика. Дешифратор декодирует число 10₁₀, соответствующее числу 1010₂ в двоичной системе счисления.

В соответствии с принципами построения схем по произвольной таблице истинности, для построения дешифратора требуется ещё два инвертора, подключённых к выходам 1 и 4. Однако после сброса счётчика числа, большие 10₁₀ никогда не смогут появиться на выходах микросхемы. В результате схема дешифратора упрощается и вместо четырёхвходового элемента "4И" можно обойтись двухвходовым. Инверторы в таком дешифраторе тоже оказываются лишними.

Приведём в качестве ещё одного примера схему делителя частоты на 1000. При разработке делителя частоты, прежде всего, определим, сколько потребуется микросхем двоичных счётчиков. Для этого определим степень числа 2, при которой число M=2ⁿ будет больше требуемого числа 1000.

Получаем число десять. При возведении основания системы счисления 2 в 10 степень получится число 1024. Оно, естественно, больше числа 1000. То есть, при использовании для построения делителя частоты счетных триггеров, достаточно будет десяти триггеров. Однако обычно для построения делителей частоты используют готовые двоичные счётчики, поэтому определим необходимое количество микросхем двоичных счётчиков. При использовании четырёхразрядных двоичных счётчиков достаточно будет трёх микросхем, так как в трёх микросхемах будет 3*4=12 триггеров, что заведомо больше минимального числа триггеров.

Следующим этапом построения делителя частоты будет перевод коэффициента деления 1000 в двоичное представление. Десятичное число 1000₁₀ в двоичном виде будет выглядеть как 0011 1110 1000₂. В этом числе шесть единиц, поэтому для построения дешифратора будет достаточно шестивходового логического элемента "6И". Однако такие микросхемы не выпускаются, поэтому воспользуемся микросхемой "8И-НЕ". Неиспользуемые входы этой микросхемы подключим к питанию. Теперь они мешать работе схемы не будут. Ненужную нам инверсию сигнала скомпенсируем дополнительным инвертором. Получившаяся схема делителя на 1000 приведена на рисунке 8.42.

Рисунок 8.42 – Схема делителя на 1000, построенного на основе трёх двоичных счётчиков

При использовании счётчиков в составе синтезаторов частот может потребоваться формирование определенного диапазона частот. В этом случае делитель, построенный на недвоичном счётчике, должен обладать возможностью изменения коэффициента деления.

Такие делители частоты получили название делителей с переменным коэффициентом деления (ДПКД). При использовании обратной связи для реализации ДПКД потребуется полный дешифратор и переключатели его выходов на вход сброса счётчика. Схема делителя частоты при этом получается сложной, а управление таким делителем неудобным.

Пример двухразрядного делителя с переменным коэффициентом деления (ДПКД), построенного на десятичных счётчиках приведён на рисунке 8.43. Обратите внимание, что для удобного управления таким синтезатором частоты использованы десятичные счётчики. Использование десятичных счетчиков позволяет выставлять необходимую частоту непосредственно в десятичном виде. Значение частоты можно нанести на корпусе прибора под клювиками переключателей или отображать набираемую частоту на десятичных индикаторах.

Рисунок 8.43 – Схема делителя с переменным коэффициентом деления с максимальным коэффициентом деления 100

В качестве определенного недостатка такого делителя частоты можно отметить очень маленькую длительность выходных импульсов. Если требуется сформировать строго симметричное колебание, то на выходе такого делителя необходимо дополнительно поставить одноразрядный двоичный делитель частоты на T‑триггере. В этом случае на выходе делителя с очень высокой точностью будет формироваться "меандр".

Недвоичные счётчики с предварительной связью.

В счётчиках с обратной связью исключаются последние состояния двоичного счётчика. Можно поступить по-другому. Начать с последнего состояния счётчика и, воспользовавшись вычитающим счётчиком, определить нулевое состояние счётчика. Это состояние очень просто можно определить при помощи логического элемента "И". В данной схеме начинать счёт необходимо с числа, которое будет определять коэффициент деления делителя, построенного на таком счётчике.

При построении счётчика по таким принципам необходимо иметь возможность предварительной записи двоичного (или недвоичного) числа в счётчик. То есть при предварительной записи счётчик должен вести себя как параллельный регистр. Опять нам требуется, как и при построении универсального регистра, коммутатор логических сигналов.

Напомним, что в качестве коммутатора вполне успешно используется логический элемент “2И-2ИЛИ”. Главное обеспечить подачу на элементы “И” противофазных сигналов. Это условие нам обеспечивает инвертор.

Одна из схем счётчика, с возможностью параллельной записи двоичных кодов во внутренние триггеры счётчика, приведена на рисунке 8.44. В этой схеме вход C предназначен для подачи тактовых импульсов. Его ещё называют "-1", так как при подаче на этот вход импульсов, содержимое счётчика уменьшается на единицу. Входы D0…D3 предназначены для записи произвольного двоичного числа в счётчик. Запись производится по сигналу, подаваемому на вход параллельной записи PE.

Рисунок 8.44 – Схема счётчика с возможностью параллельной записи

На первый взгляд приведённая схема достаточно сложна. Однако если ее проанализировать, то можно увидеть, что схема состоит из совершенно одинаковых узлов. Информационные входы D‑триггеров могут быть подключены либо к входу параллельной записи, либо к инверсному выходу предыдущего триггера. Так как в схеме применено четыре триггера, то для коммутации источников сигналов на их входы требуется четыре мультиплексора.

Источники сигналов на тактовых входах триггеров переключаются при помощи точно такой же коммутирующей схемы. Входы триггеров в зависимости от управляющего сигнала PE подключены либо к выходу предыдущего триггера, либо к цепи синхронизации.

Особо следует остановиться на реализации возможности наращивания разрядности счётчиков. При работе счётчика, как это уже обсуждалось, требуется определять нулевое состояние счётчика. Это легко можно реализовать при помощи четырёхвходовой схемы "4ИЛИ". Однако если необходимо учитывать состояние предыдущих счётчиков, то следует соединить счётный вход счетчика с пятым входом схемы обнаружения нулевого состояния счётчика, как это показано на рисунке 8.44.

Условно-графическое обозначение двоичного счётчика с возможностью параллельной записи состояния счётчика приведено на рисунке 8.45.

Рисунок 8.45 – Условно-графическое обозначение счётчика с возможностью параллельной записи

Ну а теперь, точно так же как и в предыдущем примере, попробуем реализовать делитель частоты с коэффициентом деления 1000. Вспомним, что при разработке делителя частоты сначала определяется количество микросхем двоичных счётчиков. Для этого определим степень числа 2, при которой число M=2ⁿ будет больше требуемого числа 1000.

Получаем число десять. При возведении основания системы счисления 2 в 10 степень получится число 1024. При использовании четырёхразрядных двоичных счётчиков достаточно будет трёх микросхем, так как в трёх микросхемах будет 3*4=12 триггеров, что заведомо больше минимально необходимого числа триггеров.

Следующим этапом построения делителя частоты будет перевод коэффициента деления 1000 в двоичное представление. Перевод чисел между системами счисления мы рассматривали в предыдущих главах. Десятичное число 1000₁₀ в двоичном виде будет выглядеть как 0011 1110 1000₂. Как мы уже говорили, с этого числа должен начинаться счёт вычитающего счётчика.

Схема делителя частоты на 1000 приведена на рисунке 8.46. В этой схеме первая микросхема является младшей, поэтому в неё загружается младшая тетрада числа предварительной записи 1000₁₀, равная 1000₂. В следующую микросхему загружается число 1110₂, а в последнюю микросхему – 0011₂.

Рисунок 8.46 – Схема делителя на 1000, построенного на основе трёх двоичных счётчиков с предварительной записью

Для определения нулевого состояния триггеров счётчика служит выход <0. Для этого внутри микросхемы расположен логический элемент "5ИЛИ". Чтобы определить обнулились ли все три микросхемы, в схеме на рисунке 8.41 счётные входы микросхем –1 соединяются с входом переноса предыдущей микросхемы. Как только такое состояние обнаруживается, сигнал поступает на входы параллельной записи PE, и в счётчик снова записывается число 1000. В результате работы приведённой схемы на выходе делителя импульс возникает один раз после подачи на его вход тысячи импульсов.

Обратите внимание, что на этот раз коэффициент деления определяется не принципиальной схемой делителя, а задается кодом двоичного числа, подаваемого на вход параллельной записи счётчиков. В результате процесс изменения коэффициента деления счетчика значительно упрощается. Для изменения частоты на выходе делителя достаточно просто подать нужное число на входы управления. Схема самого делителя, в отличие от схемы недвоичного счётчика с обратной связью, при этом не меняется.

Для построения делителя с переменным коэффициентом деления мы использовали вычитающий счётчик. Можно такую же схему построит на суммирующем счётчике. Однако в этом случае придётся для записи коэффициента деления воспользоваться отрицательным числом в дополнительном коде. Для того, чтобы получить отрицательное число в этом коде необходимо положительное двоичное число проинвертировать и прибавить единицу. Например, для реализации коэффициента деления 1000 возьмём его двоичный эквивалент 0011 1110 1000₂. После инвертирования получим число 1100 0001 0111₂. Окончательный результат будет равен 1100 0001 1000₂.

Для десятиразрядного двоичного кода это число будет равно десятичному эквиваленту 24₁₀. Действительно, если в счётчике с коэффициентом 2¹⁰=1024 начать считать от числа 24, то ровно через 1000₁₀ импульсов счётчик переполнится и его состояние станет равным нулю.

Синхронные счётчики на регистрах сдвига.

В рассмотренных схемах делителей частоты быстродействие всей схемы определяется временем распространения сигнала от входа до выхода самого старшего разряда. При этом получается, что чем больше требуемый коэффициент деления, тем больше двоичных разрядов счётчика требуется для реализации этого делителя. Тем большее время требуется для распространения сигнала от входа синхронизации счётчика, до его выхода, и тем меньше будет предельная частота сигнала, подаваемого на вход этого делителя.

Можно обойти такую неприятную особенность недвоичных счётчиков. Нужно, чтобы счётчик подготавливал своё новое состояние в промежутках между тактовыми импульсами и по приходу нового импульса только записывал его.

Первая схема, которую мы рассмотрим – это схема кольцевого счётчика. Такой счётчик можно построить на основе сдвигового регистра. Схема кольцевого счётчика приведена на рисунке 8.47.

Рисунок 8.47 – Схема кольцевого счетчика

Рассмотрим работу этой схемы. Пусть первоначально в счетчике записано число 00₂. После первого тактового импульса состояние счётчика станет равным 10₂, после второго – 11₂. Временные диаграммы работы этой схемы приведены на рисунке 8.48.

Рисунок 8.48 – Временные диаграммы кольцевого синхронного счётчика

В результате анализа временных диаграмм можно определить, что коэффициент деления схемы кольцевого счётчика будет равен:

К_д = 2*n.

В качестве преимущества схемы кольцевого счётчика можно отметить то, что её быстродействие зависит только от времени задержки одного триггера. Это означает, что на кольцевых счётчиках можно реализовывать самые быстродействующие делители частоты.

То, что коэффициент деления пропорционален не степени количества триггеров, а только их сумме является недостатком данной схемы. Это означает, что при увеличении коэффициента деления сложность схемы неоправданно возрастает по сравнению со схемой двоичного счётчика.

Ещё одним недостатком схемы кольцевого счётчика является то, что при количестве триггеров большем трёх, в результате воздействия помехи в регистр может быт записано число, содержащее несколько единиц. В результате коэффициент деления схемы изменится, а это является недопустимым. Временные диаграммы сигналов на входе и выходах 3‑разрядного кольцевого счётчика при правильной и ошибочной работе приведены на рисунке 8.49.

а

б

Рисунок 8.49 – Временные диаграммы сигналов 3‑разрядного кольцевого синхронного счётчика при правильной (а) и ошибочной (б) работе

Для того чтобы избежать неправильной работы счётчика в этот счётчик можно ввести схему контроля правильной работы. В простейшем случае это может быть обычный логический элемент "И‑НЕ". Этот элемент будет контролировать состояние счётчика, соответствующее единицам во всех его разрядах. Схема 2‑разрядного счётчика со схемой проверки правильности его работы приведена на рисунке 8.50. В этой схеме триггеры счётчика при поступлении импульсов на тактовый вход последовательно заполняются единицами. Как только все триггеры будут заполнены единицами, на выходе логического элемента "2И‑НЕ" появится уровень логического нуля. При поступлении следующего тактового импульса этот ноль будет записан в первый триггер счётчика. В дальнейшем работа счётчика повторяется.

Рисунок 8.50 – Схема 2‑разрядного счетчика с проверкой

правильности его работы

Временные диаграммы сигналов на выходах этого счётчика приведены на рисунке 8.51.

Рисунок 8.51 – Временные диаграммы кольцевого синхронного счётчика

В результате анализа временных диаграмм, приведённых на рисунке 8.51, можно определить, что коэффициент деления схемы кольцевого счётчика будет равен:

К_д = n+1.

Как видно временных диаграмм, приведенных на рисунке 8.51, в качестве выходного сигнала можно использовать сигнал с выхода любого триггера регистра или с выхода схемы “И‑НЕ”. Частота сигналов будет абсолютно идентична. Они отличаются только начальной фазой колебания. Это означает, что схему кольцевого счётчика с проверкой правильности его работы можно использовать в качестве многофазного генератора.

Ещё одной особенностью рассмотренной схемы счётчика является то, что состояния счётчика описываются линейным кодом. Это означает, что при индикации состояний счётчика при помощи десятичного индикатора, в схеме не потребуется дополнительный дешифратор.

Синхронные двоичные счётчики.

Как мы уже упоминалось ранее, основным недостатком делителей, построенных на кольцевых счётчиках, является малый коэффициент деления. Двоичные счётчики в этом смысле более эффективны. Попробуем разработать синхронный счётчик, работающий по двоичному закону. Для этого обратим внимание, что переключение следующего разряда счётчика происходит только тогда, когда состояние всех предыдущих его разрядов равно единицам. Это состояние может быть легко определено при помощи логического элемента “И”. Принципиальная схема одного из вариантов реализации четырёхразрядного синхронного двоичного счётчика приведена на рисунке 8.52.

Рисунок 8.52 – Принципиальная схема четырёхразрядного синхронного двоичного счётчика

В этой схеме счётные триггеры реализованы на основе JK‑триггеров. В ней все триггеры переключаются одновременно, так как входной тактовый сигнал счётчика подаётся на вход синхронизации сразу всех триггеров. Разрешение переключения счётного триггера формируется схемами "И", включёнными между триггерами.

При использовании нескольких микросхем для формирования переноса, предназначенного для последующих разрядов двоичного счётчика, в приведённой схеме синхронного счётчика формируется сигнал TC. В следующих микросхемах этот сигнал подаётся на входы CEP или CET. Переключение триггеров в схеме возможно только при подаче на оба этих входа логической единицы.

В качестве примера условно-графического обозначения синхронного двоичного счётчика приведём обозначение микросхемы К1533ИЕ10.

Рисунок 8.53 – Условно-графическое обозначение синхронного счётчика с возможностью параллельной записи

Рассмотрим в качестве примера реализацию 32-х разрядного двоичного счётчика. Для этого используем четыре микросхемы К1533ИЕ10. Получившаяся принципиальная схема синхронного 32-х разрядного двоичного счётчика приведена на рисунке 8.54. При необходимости этот счётчик может быть легко превращён в любой недвоичный счетчик, как при помощи обратных связей, так и используя предварительную запись исходного состояния счётчика.

Рисунок 8.54 – Принципиальная схема 32-х разрядного синхронного двоичного счётчика

Будет ли счётчик находиться в режиме счёта или в режиме параллельной записи определяется потенциалом на входах микросхем PE. При нулевом потенциале на этом входе PE производится запись информации с входов данных D во внутренние триггеры счётчиков. Именно поэтому на входы PE всех микросхем подан высокий потенциал (они подключены к источнику питания).

В схеме, приведённой на рисунке 8.54, не используются входы параллельной записи, однако мы знаем, что входы цифровых микросхем нельзя «бросать» в воздухе, поэтому их следует присоединить либо к источнику питания, либо к общему проводу схемы. В данной схеме эти входы присоединены к источнику питания. Так как в принципиальной схеме, приведенной на рисунке 8.54, применены микросхемы синхронных счётчиков, то все входы синхронизации должны быть соединены параллельно. Только в этом случае запись нового состояния счётчика во внутренние триггеры будет производиться одновременно.

Микросхема младших разрядов двоичного счётчика D1 должна работать всегда, пока на её вход синхронизации поступают тактовые импульсы, поэтому входы разрешения счёта CEP и CET в этой микросхеме присоединены к источнику питания.

Следующая микросхема D2 должна переключиться только тогда, когда во всех триггерах микросхемы D1 будет записана логическая единица. Для этого вход разрешения счёта CEP соединён с выходом TC микросхемы младших разрядов D1. Второй вход разрешения счёта остаётся подключенным к питанию схемы.

Следующая микросхема D3 подключается так же. Однако если не принять дополнительных мер, то время распространения сигнала разрешения счёта при увеличении количества микросхем, использованных в счётчике, будет увеличиваться пропорционально количеству микросхем. Для того чтобы избежать этой ситуации, в схеме использован вспомогательный вход разрешения счёта CEP. Сигнал с выхода TC микросхемы D1 подаётся на входы CEP всех последующих разрядов.

Индикаторы

Индикаторы предназначены для отображения различных видов информации для человека. Простейший вид информации – это двоичная информация. Например: исправен предохранитель или вышел из строя, включено питание или нет, задействован режим передачи или нет.

Особым видом двоичной информации можно считать пиктограммы, то есть небольшие картинки. Примером таких картинок можно назвать батарейку или антенну, вертикальные линии, отображающие уровень заряда этой батарейки или уровень принимаемого сигнала, колокольчик, будильник или замочек. Пример изображения пиктограмм приведён на рисунке 9.1.

Рисунок 9.1 – Пример пиктограмм

Часто требуется отображать информацию в десятичном коде. В этом случае используется десятиразрядный бинарный код. Каждому разряду ставится в соответствие изображение символа десятичной цифры. В этом смысле десятичный код практически не отличается от пиктограммы. Пример такого индикатора приведен на рисунке 9.2. В каждый момент времени может отображаться только один символ.

Рисунок 9.2 – Пример десятичного индикатора

С целью экономии количества разрядов и упрощения конструкции индикаторов были разработаны семисегментные индикаторы. В них информация отображается при помощи семи сегментов. Изображение такого индикатора приведено на рисунке 9.3.

Рисунок 9.3 – Изображение семисегментного индикатора

Использование семисегментных индикаторов позволяет сформировать все десятичные цифры и часть букв алфавита. Однако такие индикаторы отображают не все символы. Для отображения всех букв алфавита в настоящее время используются матричные индикаторы. Наиболее распространены матричные индикаторы 5´7. Пример изображения на таком индикаторе буквы S приведён на рисунке 9.4.

Рисунок 9.4 – Пример изображения буквы S на матричном индикаторе

Для отображения перечисленных видов информации можно воспользоваться различными индикаторами, такими как малогабаритные лампочки накаливания, газоразрядные индикаторные лампы, жидкокристаллические или светодиодные индикаторы. Рассмотрим подробнее преимущества и недостатки каждого из этих видов индикаторов.

Не нашли, что искали? Воспользуйтесь поиском: