Цифровые умножители

Умножение чисел в двоичном виде производится подобно умножению в десятичной системе счисления. Как мы помним из школьного курса, легче всего осуществлять умножение в столбик. При реализации этого алгоритма потребуется перемножить каждый разряд множимого на соответствующий разряд множителя.

Рассмотрим в качестве примера умножение двух четырёхразрядных двоичных чисел. Пусть требуется умножить число 1011₂ (11₁₀) на число 1101₂ (13₁₀). В результате умножения мы ожидаем получить число 10001111₂ (143₁₀). Выполним операцию умножения в столбик в двоичной системе, как это показано на рисунке 15.10.

Рисунок 15.10 – Выполнение операции умножения в столбик

Для формирования произведения требуется вычислить четыре частичных произведения. Обратите внимание, что в двоичной арифметике требуется выполнять умножение только на числа 0 и 1. Это означает, что нужно либо суммировать множимое к сумме остальных частичных произведений, либо нет. В результате для формирования частичного произведения можно воспользоваться логическими элементами "2И", подключенными к каждому двоичному разряду множимого.

Для формирования частичного произведения, кроме операции умножения на один разряд, требуется осуществлять его сдвиг влево на число разрядов, соответствующее весу разряда множителя. Сдвиг можно осуществить простым соединением соответствующих разрядов частичных произведений к необходимым разрядам двоичного сумматора.

Для того чтобы принципиальная схема умножителя была похожа на алгоритм двоичного умножения, приведённый на рисунке 14.10, используем условно-графические изображения микросхем, где входы расположены сверху, а выходы снизу. Это разрешено ГОСТом. В полном соответствии с алгоритмом умножения в столбик нам потребуются три четырёхразрядных сумматора.

Принципиальная схема умножителя, реализующая алгоритм двоичного умножения в столбик, приведена на рисунке 15.11.

Формирование частичных произведений в схеме, приведенной на рисунке 15.11, осуществляют цифровые микросхемы D1, D3, D5 и D7. В этих микросхемах в одном корпусе содержится сразу четыре логических элемента "2И".

Сумматор, выполненный на микросхеме D6, суммирует первое и второе частные произведения. При этом младший разряд первого частного произведения не нуждается в суммировании (см. рисунок 15.11). Поэтому он подаётся на выход умножителя непосредственно (разряд M0).

Второе частное произведение должно быть сдвинуто на один разряд. Это осуществляется тем, что младший разряд выходного числа сумматора D6 соединяется со вторым разрядом произведения (M1). Но тогда первое частное произведение необходимо сдвинуть на один разряд влево по отношению ко второму частному произведению!

Рисунок 15.11 – Принципиальная схема матричного умножителя 4´4

Это арифметическое действие выполняется тем, что младший разряд группы входов A соединяется с первым разрядом частного произведения, первый разряд группы входов A соединяется со вторым разрядом частного произведения, и т.д. Однако старший разряд группы входов A не с чем соединять!

Для того чтобы разрешить это противоречие вспомним, что если записать слева от числа ноль, то значение исходного числа не изменится, поэтому мы должны этот разряд соединить с общим проводом схемы, добавляя тем самым ноль в старший разряд первого частного произведения.

Точно таким же образом осуществляется суммирование к результату третьего и четвёртого частного произведения. Эту операцию выполняют микросхемы D4 и D2 соответственно. Отличие в построении схемы заключается только в том, что здесь не нужно задумываться о старшем разряде предыдущей суммы, ведь предыдущая микросхема сумматора формирует сигнал переноса для последующей микросхемы.

Если внимательно посмотреть на схему умножителя, приведенную на рисунке 14.11, то можно увидеть, что она образует матрицу, сформированную цепями, по которым передаются разряды числа A и числа B. В точках пересечения этих цепей находятся логические элементы "2И". Именно по этой причине умножители, реализованные по данной схеме, получили название матричных умножителей.

Скорость работы схемы, приведенной на рисунке 14.11, определяется максимальным временем распространения сигнала по самому длинному пути. Это путь, проходящий через микросхемы D7, D6, D4, D2. Время работы схемы можно сократить, если сумматоры располагать не последовательно друг за другом, как это предполагается алгоритмом, приведенным на рисунке 14.10, а суммировать частичные произведения попарно, затем суммировать пары частичных произведений и т.д. В этом случае время выполнения операции умножения значительно сократится.

Особенно заметен выигрыш в быстродействии при построении многоразрядных умножителей. Однако ничего не бывает бесплатно. В обмен на увеличение быстродействия придётся заплатить увеличением разрядности сумматоров, а значит сложностью схемы. Если сумматоры частных произведений останутся той же разрядности, что и ранее, то разрядность сумматоров пар частичных произведений должна быть увеличена на единицу.

Разрядность сумматоров четвёрок частичных произведений будет на два разряда больше разрядности сумматоров частичных произведений, так как при суммировании четырёх чисел их значение в наиболее неблагоприятном случае может увеличиться в четыре раза, и т.д.

Цифровые матричные умножители широко применяются в схемах обработки сигналов для изменения коэффициента передачи устройства, для реализации преобразователей частоты, и как составляющая часть цифровых фильтров.

Теперь рассмотрим следующий блок, не менее часто используемый в схемах формирования цифровой обработки и сигналов. Это постоянные запоминающие устройства.

Не нашли, что искали? Воспользуйтесь поиском: