Задания на моделирование комбинационных схем

2.1. Синтезировать комбинационную схему на 4 входа с заданной переключательной функцией (по индивидуальному заданию) при использовании произвольных базовых элементов на 2 входа.

2.2. Модифицировать переключательную функцию для реализации схемы на элементах одного типа (на элементах типа Nand2 или Nor2 по индивидуальному заданию).

2.3. Выполнить в Micro-Cap анализ синтезированных по п. 2.1 и 2.2 схем для про­верки правильности их работоспособности в режиме синхронного моделирования - нулевые задержки, т.е. временная модель схем Timing Model=D0_GATE (см.рис.5).

При анализе можно воспользоваться файлом «КОМБИНАЦИОННАЯ СХЕМА.CIR».

2.4. Используя файл «СЧЕТЧИК+КОМБ_СХЕМА.CIR», проверить работу синтезированной по п.2.2 схемы и по временным диаграммам определить возможность сбоев.

Анализ работы триггеров

JK-Триггер

Рис.8. Схема анализа J-K триггера и временные диаграммы в зависимости от соотношения сигналов установки в состояние «1» и «0» (файл «JK-ТРИГГЕР.CIR»).

Варьируя описанием цифровых генераторов, выполнить анализ работы JK-триггера:

- определить состояния триггера в зависимости от соотношения сигналов установки в «1» и «0» (их окончания) на входах S (PREB) и R (CLRB) при ненулевых параметрах временной моделит.е. TIMING MODEL = DLY_EFF. Определить состояние триггера при одновременном окончании сигналов установки по входам S/R;

- определить минимальное время сигналов установки триггера по входам S/R (достаточнопроанализировать один вход). Предварительно задать параметр PWPCLTY=40NS (при сообщении об ошибках проанализировать цифровой файл );

- определить состояния триггера в зависимости от соотношения управляющих сиг­налов на входах J и K относительно сигнала синхронизации CLKB. Для этого формиро­вать управляющие сигналы на входах J и K, смещенные во времени;

- выполнить анализ работы JK -триггера в режиме счета - деления частоты и построить временные диаграммы, подавая на вход CLKB последовательность импульсов.

D-триггер

Выполнить анализ работы D -триггера в зависимости от времени смены уровня сигнала на входе D относительно фронта импульсов синхронизации CLK.

Определить необходимое время предустановки (input setup time) и время удержания (input hold time) сигнала на входе D для исключения возможных сбоев. (При этом обратить внимание на параметры TSUDCLK и THDCLK и проанализировать числовой файл).

Анализ триггера проводить при ненулевых параметрах временной модели.

Рис.11. Схема анализа D-триггера и временные диаграммы (файл «D-триггер.CIR»).

3.3. LATCH-триггер (триггер – защелка)

Рис.13. Временные диаграммы работы LATCH-триггера.

Определить минимально допустимую длительность импульса на входе GATE для нормальной работы триггера в режиме защелки.

Не нашли, что искали? Воспользуйтесь поиском: