Оператор условного присваивания значения сигналу на языке VHDL.

Присвоения сигналу существенно отличается от присвоения переменной. Присвоение сигналу не приводит непосредственно к изменению его значения. Новое значение сначала заносится в буфер, называемый драйвером сигнала, и следующие операторы в теле процесса оперируют со старыми значениями. Фактическое изменение значения сигнала выполняется только после исполнения до конца процессов и других параллельных операторов, инициированных общим событием, или после исполнения оператора останова wait. Присвоение значения сигналу отображается знаком <=.

Синтаксис:

имя_сигнала <= [механизм задержки] {значение when условие else}

значение [when условие];

Пример:

Zmux<=d0 when S1=’0’ and S2=’0’

else d1 when S1=’0’ and S2=’1’

else d2 when S1=’1’ and S2=’0’

else d3 when S1=’1’ and S2=’1’

Не нашли, что искали? Воспользуйтесь поиском: